|
```vhdl
-- Définir l'entité du registre à décalage 5 bits
l'entité shift_register_5bit est
port (
clk :dans std_logic ; -- Signal d'horloge
réinitialiser :dans std_logic ; -- Réinitialiser le signal
data_in :dans std_logic ; -- Données d'entrée
data_out :out std_logic -- Données de sortie
);
entité finale shift_register_5bit ;
-- Définir l'architecture du registre à décalage 5 bits
architecture Le comportement de shift_register_5bit est
-- Définir les registres internes
signal reg1, reg2, reg3, reg4, reg5 :std_logic :='0';
commencer
-- Implémentation du registre à décalage
processus (cliquez, réinitialisez)
commencer
si (reset ='1') alors
-- Remettre tous les registres à zéro
reg1 <='0';
reg2 <='0';
reg3 <='0';
reg4 <='0';
reg5 <='0';
elsif (clk'event et clk ='1') alors
-- Décaler les données
reg5 <=reg4;
reg4 <=reg3;
reg3 <=reg2;
reg2 <=reg1;
reg1 <=data_in;
terminer si ;
terminer le processus ;
-- Attribuer les données de sortie
data_out <=reg5;
architecture finale Comportementale;
```
|
