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Le timing de DRAM qui peut être modifié dans le BIOS d'un système de contrôle le nombre de cycles d'horloge de la mémoire réelle ( la moitié de la vitesse d'horloge marquée de la mémoire ) avant que la mémoire effectue une action spécifique . La baisse du temps , plus le temps de réaction de votre mémoire , accélérer votre système dans le processus. Chacun des quatre chiffres représente un paramètre différent , dans l'ordre du premier au dernier : RAS à CAS Delay, RAS précharge , Active to Precharge Delay and Row Active Time . Paramètres de temporisation ne peuvent être abaissés jusqu'à la position la plus basse à laquelle votre carte mère est fabriquée à courir. RAS à CAS Retard
Le premier numéro de la séquence de synchronisation de DRAM numéro quatre est le délai RAS vers CAS . Les données contenues dans la mémoire d'un système est disposé dans une matrice de nombres , comprenant des lignes et des colonnes . Pour accéder aux données contenues dans la mémoire , le système doit d'abord activer la ligne où se trouvent les données , puis la colonne. Le premier signal , l' adresse de ligne (RAS ) , est envoyé pour activer la rangée , puis le second signal , l' adresse de colonne (CAS ) , est envoyé pour activer la colonne , l'accès aux données . Le délai entre les deux signaux est la RAS à CAS Delay, qui dans le cas de l'exemple 9-9-9-24 de synchronisation est de neuf cycles d'horloge.
RAS précharge
le deuxième numéro de la séquence est la précharge RAS. Une fois les données stockées sont accessibles , le système doit fermer la ligne de données pour envoyer une autre commande d'accès à la ligne de la prochaine pièce de données. La précharge RAS est le retard entre la commande de fermeture de la rangée en anticipation de la commande d'accès suivant et la fermeture effective de la rangée - le temps entre la désactivation de l'accès à une ligne de données et le début de l' accès à une autre La ligne de données . Dans la séquence de synchronisation , par exemple, ce serait neuf cycles d'horloge.
Active Precharge Delay
Après avoir accédé à un emplacement de mémoire , il ya un petit délai avant le système peut accéder à l'emplacement suivant. Ce retard est actif pour la précharge retard , le troisième nombre dans la séquence de synchronisation ( neuf cycles d'horloge de la séquence 9-9-9-24 ) . Jusqu'à ce retard tire à sa fin , une commande supplémentaire de précharge ne peut être entrepris , en limitant l'accès à la mémoire dans le processus .
Row Active Time
Le nombre final dans le 9 -9-9-24 séquence dans le temps est le temps ligne active du module de mémoire . Le temps ligne active représente le temps de retard entre le moment où une donnée est demandée , et le point auquel la ligne de données est accédé . Ceci permet l' ouverture de la rangée en vue de l'accès aux données contenues au sein d'une impulsion d'adresse de rangée et d' adresse de colonne . Ce processus commence le processus d'accès aux données soit pour la lecture ou l'écriture sur le module DRAM.
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