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```vhdl
- Bascule maître-esclave avec activation de l'horloge
bibliothèque ieee ;
utilisez ieee.std_logic_1164.all ;
l'entité master_slave_ff est
port (
clk :dans std_logic ;
ce :dans std_logic;
d :dans std_logic ;
q :sortie std_logic
);
terminer master_slave_ff ;
l'architecture rtl de master_slave_ff est
signal q_master :std_logic :='0';
commencer
processus(clk, ce)
commencer
si montant_bord(clk) alors
si ce ='1' alors
q_master <=d;
terminer si ;
terminer si ;
terminer le processus ;
processus(clk)
commencer
si montant_bord(clk) alors
q <=q_master;
terminer si ;
terminer le processus ;
terminer rtl;
```
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