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Plusieurs études supérieures et des cours au premier cycle en intégration à très grande échelle - VLSI - ont des projets se rapportant à un ou plusieurs aspects de la conception du microprocesseur. L'objectif de ces projets est de tester la capacité de l' étudiant d'appliquer les connaissances théoriques dans un environnement pratique. Ces projets contribuent à l'expérience de gain de l'élève avec le logiciel et les outils utilisés dans la conception VLSI . L'objectif devrait être de maintenir les projets suffisamment simple pour que l'étudiant puisse compléter leur dans un délai raisonnable , tout en présentant un défi pour l'élève à penser au-delà du manuel. Simple Reduced Instruction Set Computing - RISC - Processeur
Dans ce projet, l' étudiant doit être capable de créer un processeur RISC très simple. L'article traite six instructions : additionner, soustraire, multiplier, diviser , charger et stocker . Supposons qu'il ya trois registres : R1 , R2 et R3. Les opérations arithmétiques - à savoir additionner, soustraire , multiplier et diviser - sont effectuées sur les valeurs stockées dans les registres R1 et R2. Par conséquent, avant d'effectuer l'opération, les registres doivent être chargés . La sortie de l'opération sera enregistrée dans registre R3 . Avant d'effectuer une nouvelle opération , la valeur de R3 doit être stocké dans la mémoire.
Pour ce projet, un mémoire doit être mis en œuvre. La mémoire peut être partitionné en données et une partie de l'instruction , respectivement. Le processeur RISC devrait lire les instructions de l'instruction de mémoire de 0x0 d'adresse par une valeur maximale , et effectuer les actions correspondantes. La mémoire peut être chargé avec un ensemble d'instructions pour les tests .
Pipelined processeur RISC
Dans ce projet , le processeur RISC ci-dessus doit être mis en œuvre comme un processeur pipe- ligné . Un processeur RISC typique comporte cinq étapes de canalisation : « Fetch », « Decode », « Exécuter », « mémoire» et « Write Back " . Pipe- doublure permet à plusieurs instructions à être actifs en même temps , améliorant ainsi les performances du système .
Processeurs Pipe- bordés peuvent souffrir de bulles ou de cycles de temps où aucune opération utile est effectué. Dans un processeur idéal pipe-line , on suppose , à tous les stades de la canalisation complète dans un cycle de temps , et il n'y a pas de dépendance d' une instruction à l'autre . Cependant, parfois, le résultat de l'instruction précédente peut être nécessaire par l'instruction suivante. Dans de tels cas , aucune opération utile peut être effectuée jusqu'à ce que l'instruction précédente est terminée. Les étudiants qui modifient l'architecture du processeur pour réduire ces cycles morts peuvent être donnés crédit supplémentaire.
Analyse de la performance de l'arithmétique unités
Pour ce projet, différentes implémentations de les fonctions arithmétiques peuvent être étudiés pour porte - compte par rapport aux avantages de performance. Par exemple, l' addition pourrait être mis en œuvre comme un additionneur ripple- carry ou un additionneur carry- look-ahead . Une ondulation - porter ondulations d'addition du report d'une étape de plus à un autre, et le résultat final est disponible lors de la dernière étape a effectué l'addition. Cette extension est lente dans le sens où il faut plusieurs cycles pour que le résultat soit disponible . Cependant, l' addition ripple- carry peut être mis en œuvre avec un porte - faible numération .
Un report look-ahead addition détermine la valeur de portage d'un ajout à l'avance. Comme la valeur de report est calculé à l'avance, l'additionneur peut calculer le résultat en moins de cycles . Cependant, l' addition report look-ahead effectue plus de calculs , et donc est élevé sur porte - comte .
Le multiplicateur pourrait être mis en œuvre comme un multiplicateur de Booth ou un décalage ajouter multiplicateur base . Le décalage ajouter régime basé sur la méthode papier -crayon régulière de décalage et d'addition jusqu'à ce que le résultat soit finalisé. Le multiplicateur de Booth représente le multiplicateur d'une manière plus optimale afin de réduire considérablement le nombre d'ajouts nécessaires . Par conséquent , il faut moins le nombre de cycles de temps pour calculer le résultat final.
Simple Cache Controller
Un contrôleur de cache simple peut être construit. Le contrôleur de cache pourrait être à quatre voies set- associative , avec une moins récemment utilisé - la politique de remplacement à base - LRU . Quand un bloc de mémoire cache doit être remplacé , la politique LRU choisit le bloc de mémoire cache utilisé le moins récemment , et remplace ce bloc.
Dans une mémoire cache de navigation set- associative , chaque bloc de mémoire peut être placée dans l'un de quatre emplacements dans le cache. Par rapport à la cache à correspondance directe où chaque bloc de mémoire peut être situé exactement à un endroit dans le cache, la quatre voies cache associatif offre plus de souplesse pour l'emplacement du bloc et, en conséquence , de meilleures performances de la mémoire cache .
le cache doit être mis en œuvre à la fois politiques en écriture par le biais reprise et . Lorsque les données en cache sont modifiées , les mises à jour de règle d'écriture de la mémoire principale uniquement lorsque le bloc de cache est remplacée. D'autre part , l' écriture à travers des mises à jour de la politique de la mémoire principale à chaque fois que les données dans le cache est modifiée.
Simple cache cohérent Système
deux simples système cohérent de cache du processeur avec un schéma --- invalide basée partagée exclusive modifiés peuvent être mis en œuvre. Chaque processeur aura sa propre mémoire cache. Dans ce schéma , une ligne ou un bloc de mémoire cache peuvent être dans l'un des quatre états à savoir , " modifier ", " exclusif », « partagée » ou « non valide ». Une ligne est dans un état " modifié" si les données de cette ligne n'est valable que dans le cache du processeur. Une ligne est «exclusive» si les données dans cette ligne est présente dans la mémoire cache du processeur , ainsi que dans la mémoire principale . Une ligne est «partagée» si les données sont valides dans le cache des deux processeurs. Une ligne est «invalide» si les données n'est pas valable dans la mémoire cache du processeur.
Deux cohérence basée sur le répertoire cache et la cohérence de cache reposant sur l'espionnage devraient être mises en œuvre , et l'évolutivité de chaque algorithme avec nombre croissant de processeurs devraient être étudiés . Un mécanisme de cohérence antémémoire répertoire basée maintient un répertoire de l'état de la mémoire cache dans la mémoire principale. Ce répertoire est ensuite utilisé pour envoyer des messages au processeur de l'état de chaque bloc de cache. Dans un régime à base de snoop , chaque modification de la mémoire cache des résultats de blocs dans un mécanisme de diffusion par lequel les caches des autres processeurs sont informés de l'évolution du bloc de cache.
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